多项选择题
以下关于ADC和DAC数字部分布线说法正确的有（）。
A.不同ADC/DAC器件的采样时钟之间不需要做等长处理 B.当信号线必须要跨分割时，跨接点选择在跨接磁珠（或者0欧姆电阻）处 C.模拟信号优先采用元件面直接走线，线宽≥10mil，采用隔层参考 D.数字部分的接收与发送分开布线，不要交叉走线，同组信号线并行走，并做等长处理，走线间距满足3W
单项选择题 某高精度ADC芯片输出为12bitLVDS数据信号，输入时钟频率为100Mhz，则这些LVDS数据应该（）与等长。
单项选择题 GMII总线是8bit并行同步收发，因此其时钟信号TCLK和RCLK信号的频率为（）。
单项选择题 10°走线主要为了克服（）而专门作出特殊要求的。
