问答题
编写一个4位加法计数器VHDL程序的进程（不必写整个结构框架），要求复位信号reset低电平时计数器清零，变高后，在上升沿开始工作；输入时钟信号为clk，输出为q。
问答题 用IF语句编写一个二选一电路，要求输入a、b, sel为选择端，输出q。
填空题 请列举三种可编程逻辑器件：EEPROM、（）、FPGA。
问答题 signal标识符合法吗？
