单项选择题
在Verilog HDL中表示结构化元件之间物理连线信号的数据类型是（）
A.wire型B.reg 型C.memory型D.supply型
单项选择题 下列HDL语言的标示符中，合法的是（）
单项选择题 设a=4’b1101，b=4’b1010，按照Verilog HDL 语法，执行语句assignc=a&b；则c=（）
单项选择题 在always块、initial块中被赋值的变量的数据类型应该是（）
