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单项选择题
module cnt32（input clk，output reg[31：0]q ）；always @（posedge clk）q =q +1’b1；endmodule上述HDL程序是用什么语言写的？（）
A.C++
B.Java
C.Verilog
D.VHDL -
判断题
顺序语句按照书写顺序执行，并行语句同时执行，与书写顺序无关。 -
多项选择题
关于VHDL描述风格的说法正确的有（）。
A.三种描述风格分别适用于不同应用场合
B.功能描述也称行为描述，最能体现HDL语言的强大建模能力，应用最广泛
C.结构化描述最典型的语句就是元件例化，是实现层次化设计顶层模块化描述的利器
D.数据流描述适用于比较简单的电路模块设计
